طراحی بهینه رمزنگار تکرارکننده‌های رادیویی میدان نبرد

نویسندگان

1 - مربی دانشکده مهندسی برق، دانشگاه علوم و فنون فارابی

2 - استادیار دانشکده مهندسی برق، دانشگاه علوم و فنون هوایی شهید ستاری

3 - دانشجوی دکتری مهندسی برق – مخابرات (سیستم) دانشگاه صنعتی مالک اشتر

چکیده

با گسترش ارتباطات رادیویی، امینت اطلاعات در معرض تهدید قرار گرفت. رمزکننده‌ها برای کاهش خطرات ناشی از استفاده نادرست از ارتباطات رادیویی بکار گرفته‌شدند. البته رمزکننده‌هایی که سابقاً در این حوزه مورد استفاده قرار می‌گرفتند بسیار ضعیف بودند و به راحتی شکسته می‌شدند. یکی از الگوریتم‌های رمز‌‌ که اخیراً در سامانه‌های ارتباط رادیویی مورد استفاده قرار می‌گیرد، الگوریتم رمزAES  است. البته استفاده از این  الگوریتم در ارتباطات رادیویی به تازگی متداول شده است و سابقه طولانی ندارد. در این مقاله روش پیاده‌سازی معماری تکراری الگوریتم AES  مورد بررسی قرار می‌گیرد و یک روش جدید برای اجرای کدر و دیکدر الگوریتم AES بر روی سخت‌افزار واحد FPGA  پیشنهاد می‌گردد. برای بررسی نتایج پیاده‌سازی هر دو روش، از سه نوع سخت‌افزار مختلف FPGA  در دو حالت بهینه ‌شده برای سرعت و حجم استفاده ‌شده است. نتیجه پیاده سازی الگوریتم رمز  AESبه‌ روش پیشنهادی، افزایش گذر‌دهی، صرفه جویی در سخت‌افزار و انرژی مورد نیاز است.

کلیدواژه‌ها

عنوان مقاله [English]

Optimal Design of AES encryption for radio repeaters

نویسندگان [English]

  • hassan rafiee yekta 1
  • jalil mazloum 2
  • ahmad zavvar torbati 3
1
2
3
چکیده [English]

With the advent and development of radio communication systems, security and data protection is highly exposed to challenges, threats and abuse. To reduce the damage of abusing radio communications and enhance their security, they should be used encrypted. Generally, encrypted communications used in the field are of conventional type and thus unreliable. One of the encryption algorithms currently used in radio communication systems is the AES cipher algorithm. The use of this algorithm in radio communications has recently become popular. Different ways to implement the AES algorithm are presented, three of which are explored in this paper and finally a new method for the AES algorithm on hardware of the department is recommended. To check the results of the implementation of three architectural styles, three different hardware systems have been employed in two optimized modes for speed and capacity. Architectures studied in this article include iterative, single-phase pipeline and four-phase pipeline architectures. Finally, a new method is proposed for iterative architecture and examined. AES cipher implementation result of the proposed method is required increased causeway, economy in hardware and energy.

کلیدواژه‌ها [English]

  • AES encryption standard
  • FPGA
  • RTX hardware- radio receiver hardware description language VHDL

مراجع

  • منابع و مراجع

    • سمیعی، هادی، پایان‌نامه کارشناسی ارشد پیاده‌سازی الگوریتم AES  در سخت‌افزار FPGA برای خطوط تلفن- دانشگاه هوایی شهید ستاری- شهریور 1386
    • منصوری، کیوان، پایان‌نامه کارشناسی ارشد پیاده‌سازی الگوریتم AES  در سخت‌افزار FPGA– دانشگاه صنعتی مالک اشتر- شهریور 1388

     

    • National Institute Of Standards And Technology (U.S.), Advanced Encryptionstandard. Available At: Http://Csrc.Nist.Gov/Publication/Drafts/Dfips-AES.Pdf
    • Douglas R.Stinson , " CRYPT OGRAPHY – Theory and Practice " , Second Edition , Waterloo Ontario .
    • Viktor, Fischer, Realization Of The Round 2 AES Candidates Using Altera FPGA
    • MICRONIC S. R. O., Dunajská 12, Košice, Slovakia Www.Micronic.Sk
    • Hamid Jafar Khani,"Spase-Time Coding Theory And    Practice",Cambridge Univercity Press 2005
    • Rajender Manteena By Major Professor:  Wilfrido Moreno, Ph.D. James Leffew, Ph.D. Wei Qian, Ph.D , A Vhdl Implemetation Of  The Advanced Encryption Standard-Rijndael Algorithm. Department of Electrical Engineering College of Engineering University of South Florida Date Of Approval: March 23, 2004
    • Samiee , Hadi, A Novel Area-Throughput Optimized Architecture for the AES Algorithm, International Conference on Electronic Devices, Systems and Applications (ICEDSA) 2010 IEEE
    • J.Org J. Buchholz , Matlab Implementation Of The Advanced Encryption Standard Http://Buchholz.Hs-Bremen.De December 19, 2001
    • Suresh ,Gyan Vihar ,Pallavi Atha, Design & Implementation Of Aes  Algorithm Over Fpga Using VhdL, Electronics & Communication University Mahal Jagatpura Jaipur, Rajasthan India,
    • International Journal of Engineering, Business and Enterprise Applications (IJEBEA), 2013, Ije Bea All Rights Reserved
    • Pallavi Atha, Suresh, Gyan ,Vihar ,An Improved Aes S-Box And Its Performance Analysis Chia University Taichung 40724, Taiwan Alan3c@Gmail.Com Received January 2010; Revised May 2010
    • M. Komala Subhadra,Advanced Encryption Standard - VHDL Implementation, Department Of Electronics And Communication Engineering, Sree Nidhi Institute Of Science And Technology(SNIST) Hyderabad, Andhra Pradesh, Ind 3, November – 2013
    • Xinmiao Zhang, Student Member, High-Speed VLSI Architectures For The AES Algorithm, IEEE, And Keshab K. Parhi, Fellow, IEEE, IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 12, NO. 9, SEPTEMBER 2004
    • - Marcelo B. De Barcelos Design Case, “Optimized Performance And Area Implementation Of Advanced Encryption Standard In Altera Devices, By, Http://Www.Inf.Ufrgs.Br/~Panato/Artigos/Designcon0
    • Meghana Hasamnis, Priyanka Jambhulkar-Implementation Of Aes As A Custom Hardware Using Nios Ii Processor Advanced Computing: An International Journal ( Acij ), Vol.3, No.4,  

فایل ها

هم رسانی

ارجاع به این مقاله

آمار